T-Clock技术 实现PXI整合同步测试

六、同步化的问题

发送频率与触发器以获得高速同步化之设备，遭遇到些许的问题。针对同步化而言，必须协调多部测量设备的潜在因素与时间不确定性；对于高速测量系统而言更是如此。工程师往往在最初的系统设计时间中忽视这些问题，而限制同步化系统的速度与准确性。在发送频率与触发器时的2 个主要问题，即为偏斜(skew) 与抖动(jitter)。

七、取样频率同步化

以本质来说，混合信号测试需要在各仪器上采用不同的取样率，因为模拟波形 I/O 与数字波形 I/O 必须采用不同的取样率；但是均必须进行同步化。更重要的一点，必须在各仪器上，以正确的取样频率边缘进行数据取样。

当不同仪器上的取样频率均为 10 MHz 参考频率的整倍数时，所有的仪器都将拥有与其他仪器同步的取样频率──所有取样频率的提高间距都与 10 MHz 频率边缘 (edge) 相符。如图 6 所示，尽管已锁定相位为 10 MHz 参考频率，但当取样频率不为整倍数时(如 25 MHz)，就不能保证取样频率同相 (in phase)。目前使用标准技术来解决这个问题，即同时重新设定所有的 PLL，使得同频率的取样频率变成同相，如图 7 所示。即使此时所有的取样频率皆为同相，但是此解决方法仍然不完全。完全同步化为：从设备到设备的数据时间，位于一个取样频率周期中。完全同步化的关键在于触发，将于下文中讨论。

图 6. 未校准之 25 MHz 取样频率

图 7：使用重设使 PLL 同步化

频率偏斜(skew) 与抖动(jitter)

工程师必须仔细规划取样频率与/或参考频率的发送。举例来说，一个经同步化的测量系统若要以 200 MS/s 取样率，于 20 个通道同时进行取样。则表示要将频率发送到 10 个双通道的示波器。如果取样频率偏斜 1%，则偏斜不能大于 25 ps。这样一个系统看起来极具挑战性。还好，偏斜限制可针对每部测量装备的偏斜进行校正来解决；可以在取样数据中，就偏斜部份加以补偿。真正的问题是频率频率。无论是发送一个 200 MHz 直接取样频率或 10 MHz 参考频率，都会在系统中造成抖动。发送系统的物理性质，在发送频率的准确性上扮演重要角色；如果频率的路径容易受到高频电子噪音的影响，那么频率抖动就会成为明显的问题。针对用于发送高频取样频率的平台，制造、测试，与校正都变得极为昂贵。因此在许多高频系统中，普遍会使用较低频的参考频率来进行校正。图 8 是安装在NI SMC 模块仪器中的典型 VCXO PLL。回路带宽维持在最低，以防止来自参考频率的抖动，同时设备 VCXO 的抖动则低于 1 psrms。这样的系统可以有效地成为一个低抖动的同步系统。

NI 的 PLL 设计中，有一项非常有用的特性，就是使用一颗相位 DAC。使用相位 DAC 时，可将“VCXO 输出”和“输入的参考频率”进行相位对正。表面上，VCXO 输出与参考频率同相；但可能必须将 VCXO 输出略为偏斜，使输出的相位稍微偏斜。当送进各设备中的参考频率因为传送延迟而有些许偏斜时，则该项功能对于校准多部设备的取样频率就非常重要。举例来说，在 NI PXI-1042 的机架中发送 10 MHz 参考频率时，插槽至插槽的偏斜最高有 250 ps，最多有 1 psrms 的抖动。虽然 250 ps 的插槽至插槽偏斜对大部份应用而言没有问题，但可能不适合极高速应用；因为其相位准确度很重要。为了解决这个偏斜问题，相位 DAC 的输出可加以调整，以校正偏斜。在 NI PXI-5422，200 MS/s取样率的任意波形发生器，与 NI PXI-5124，200 MS/s 取样率的示波器中，取样频率的相位/延迟调整为 5 ps，因此使用者在同步化多部设备时，可拥有极大的弹性。

图 8. 具备相位调整 DAC 的 PLL──相位 DAC 使取样频率对应于参考频率的延迟更加有弹性。

触发器偏斜与扭曲

在解决取样频率同步化的问题之后，另外一个主要问题就是发送触发器以启动同步作业。触发器可能来自1 个数字事件，或来自符合触发条件的模拟信号。一般来说，在多信道系统中，其中1 部设备被设定为主要设备，其余的则指定为从属设备。在这个情况下，主要设备将发送触发信号给系统的所有从属设备(包含其本身)。这里出现的2 个问题为触发延迟 (delay) 和偏斜 (skew)。从主要设备发送到所有从属设备时会发生触发延迟，而每部从属设备之间会发生扭曲；此现象虽无法避免，但是此种延迟与偏斜均可加以测量，并进行校正。

然而在测量延迟与偏斜时，所面对的挑战分成两个阶段：

1. 自动测量主要设备和每一部从属设备之间的触发延迟，并进行补偿。

2. 确保从属设备之间的偏斜极小，以确保所有设备皆在同样的频率范围内收到触发器。

将触发信号发送到多部设备，需要将触发信号传送到取样频率的频率范围中，使触发器能在正确的时间点上传送到每一部设备。

在取样频率低于或等于 100 MS/s 时，偏斜会成为触发器正确发送的主要障碍。举例来说，若系统内含10 部 200 MS/s 取样率的设备，每部设备必须在 5ns 的时间范围内收到触发。则此限制对于想要提供 100 MHz 以上频率与同步的平台造成明显负担。触发信号必须以低于取样频率的频率范围发送，否则必须建立1 个未经总线的方式来发送触发器信号(如点对点联机)。这种平台的价格过高，并非使用主流。因此必须采用另外一个发送通道：让触发器信号使用低频率范围，以稳定地发送，并且传送到高速取样频率范围。理想的选择之一，即为同步化触发器信号的发送与 10 MHz 的参考频率。但是，当取样频率并非10 MHz 参考频率的整倍数时，就无法确保2 组适配卡能于同一个取样频率周期中收到触发器信号。为了说明这一点，假设2 部设备拥有图 9 所示之简单回路4，供触发器从 10 MHz 参考频率范围传送到取样频率范围。

图 9. 10 MHz 触发器自参考频率范围传送至取样频率范围

即使设备的取样频率相同，以下的频率图表显示在2 部装置中，无法于相同取样频率周期中看到触发的原因。

图 10. 亚稳定 (Metastability) 在触发器上的效果

第一次触发器的输出(cTrig) 可能发生在过于接近取样频率升高边缘的地方，导致mTrig 变成亚稳定(metastable) 状态。当稳定状态安定下来时，在不同的设备上可能有不同的处理方式，导致将同一个触发器信号视为发生在不同时间的2 个事件。

八、SMC 模块仪器与 TClk

2003 年时，NI 以同步化与内存核心(Synchronization and Memory Core，SMC) 为基础，推出第一代PXI 示波器、任意波形发生器，与数字信号发生器/分析仪。SMC 中使用的关键技术之一，就是供频率与同步应用的T-Clock (TClk) 技术。

TClk

NI 开发1 种同步化的方法，当布署另外的信号频率范围时，可启用取样频率校准，与触发的发送和接收。Tclk 技术的目标包含2 方面：

•  TClk 可针对已相位锁定10 MHz 参考频率，但却未校准的取样频率进行校准。
•  TClk 可正确触发同步化后的设备。

TClk 同步化即具弹性，而且范围广阔；可应用于下列环境中：

•  使用NI PXI-6653 Slot 2 系统频率与控制模块，从单一PXI 机架延伸至多部PXI 机架的同步化，以配合大型通道之用。 
•  同质予异质同步化──使用外部或内部取样频率，以相同或不同取样率运作的设备。 
•  TClk 同步化可以运用在模式一与模式二中，如上文所描述。

图 11. 使用 NI PXI-6653 系统频率与控制模块进行多机架同步化；由主控机架发送 10 MHz 参考频率至所有的从属机架。NI MXI-4 可控制所有的从属机架。

TClk 同步化的目的，是让设备能够同时对触发器响应。“同时”指在同取样时段中，而且尽可能校准其取样频率。达成 TClk 同步化的方式，是让每一部设备根据取样频率产生一个触发频率 (TClk)。触发器与 Tclk 脉冲进行同步化。从外部来源接收的触发器，或是在内部自行产生的设备，将于 TClk 的负缘 (falling edge) 上传送信号至所有设备(包含本身)。TClk 频率低于取样频率与 PXI 的 10 MHz 参考频率，以配合 NI PXI-1045 的18 槽机架(从插槽 1 至插槽 18 之间的传播延迟，可能会延长至数个毫微秒)。如果应用程序呼叫多部机架时，传播延迟高于一般正常机架间的延迟，则可设定 TClk 频率。

此时即出现“实时”数据采集的问题；如果符合触发器条件，而且必须触发 10 部示波器，那么由于触发器对 TClk 的同步化操作，潜在的问题就会浮现。处理这个问题的方法，是使用设备样本内存缓冲区中的触发前样本与触发后样本。所有的 TClk 设备，均能接受因触发器对 TClk 进行同步化而造成的时间延迟。举例来说，将10 部示波器设定为同时采集 10,000 个样本。取样率为 200 MS/s (取样时间5 ns)，而引用之 TClk 频率则设定为 5 MHz (取样时间200 ns)。这表示因 TClk 对触发器同步化所导致的采集延迟，可能高达 40 个样本。TClk 设备的设计会自动填补内存缓冲区，以补偿触发事件和开始采集之间的延迟，而 NI-TClk 驱动程序软件会自动调整所有示波器上的时间标记，以反应开始采集与触发事件之间的时间关系。