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绝对干货！PLL芯片接口常见的11个问题以及应对方法

2017-07-04 来源：亚德诺半导体字号：大中小

锁相环（PLL）是一种反馈系统，其中电压控制振荡器（VCO）和相位比较器相互连接，使得振荡器可以相对于参考信号维持恒定的相位角度。在使用PLL的过程中您都遇到过哪些问题呢？咱们工程师整理了PLL芯片接口方面最常见的11个问题，这里分享给大家！

1、参考晶振有哪些要求？该如何选择参考源？

波形：可以使正弦波，也可以为方波。

功率：满足参考输入灵敏度的要求。

稳定性：通常用TCXO，稳定性要求< 2 ppm。这里给出几种参考的稳定性指标和相位噪声指标。

频率范围：ADI 提供的PLL 产品也可以工作在低于最小的参考输入频率下，条件是输入信号的转换速率要满足给定的要求。

建议

在PLL 频率综合器的设计中，我们推荐使用温度补偿型晶振（TCXO）。在需要微调参考的情况下使用VCXO，需要注意VCXO 灵敏度比较小，比如100Hz/V，所以设计环路滤波器的带宽不能很大（比如200Hz），否则构成滤波器的电容将会很大，而电阻会很小。普通有源晶振，由于其温度稳定性差，在高精度的频率设计中不推荐使用。

2、能详细解释下控制时序、电平及要求吗？

ADI 的所有锁相环产品控制接口均为三线串行控制接口，如图1所示。要注意的是：在ADI 的PLL 产品中，大多数的时序图如图1中上面的图所示，该图是错误的，正确的时序图如图1中下面的图所示，LE 的上升沿应跟Clock 的上升沿对齐，而非Clock 的下降沿。

图1、PLL 频率合成器的串行控制接口（3 Wire Serial Interface）

控制接口由时钟CLOCK，数据DATA，加载使能LE 构成。加载使能LE 的下降沿提供起始串行数据的同步。串行数据先移位到PLL 频率合成器的移位寄存器中，然后在LE 的上升沿更新内部相应寄存器。注意到时序图中有两种LE 的控制方法。

SPI 控制接口为3V/3.3V CMOS 电平。另外，需要注意的是对PLL 芯片的寄存器进行写操作时，需要按照一定的次序来写，具体请参照芯片资料中的描述。特别地，在对ADF4360 的寄存器进行操作时，注意在写控制寄存器和N计数器间要有一定的延时。

控制信号的产生，可以用MCU，DSP，或者FPGA。产生的时钟和数据一定要干净，过冲小。当用FPGA 产生时，要避免竞争和冒险现象，防止产生毛刺。如果毛刺无法避免，可以在数据线和时钟线上并联一个10~47pF 的电容，来吸收这些毛刺。

3、控制多片PLL 芯片时，串行控制线是否可以复用？

一般地，控制PLL 的信号包括：CE，LE，CLK，DATA。CLK 和DATA 信号可以共用，即占用2 个MCU 的IO 口，用LE 信号来控制对哪个PLL 芯片进行操作。多个LE 信号也可以共用一个MCU 的IO 口，这时需要用CE 信号对芯片进行上电和下电的控制。

4、可否简要介绍环路滤波器参数的设置？

ADIsimPLL V3.3 使应用工程师从繁杂的数学计算中解脱出来。我们只要输入设置环路滤波器的几个关键参数，ADIsimPLL 就可以自动计算出我们所需要的滤波器元器件的数值。这些参数包括，鉴相频率PFD，电荷泵电流Icp，环路带宽BW，相位裕度，VCO 控制灵敏度Kv，滤波器的形式（有源还是无源，阶数）。计算出的结果往往不是我们在市面上能够买到的元器件数值，只要选择一个最接近元器件的就可以。

· 通常环路的带宽设置为鉴相频率的1/10 或者1/20。
· 相位裕度设置为45 度。
· 滤波器优先选择无源滤波器。

滤波器开环增益和闭环增益以及相位噪声图之间的关系。闭环增益的转折频率就是环路带宽。相位噪声图上，该点对应于相位噪声曲线的转折频率。如果设计的锁相环噪声太大，就会出现频谱分析仪上看到的转折频率大于所设定的环路带宽。

5、环路滤波器采用有源滤波器还是无源滤波器？

有源滤波器因为采用放大器而引入噪声，所以采用有源滤波器的PLL 产生的频率的相位噪声性能会比采用无源滤波器的PLL 输出差。因此在设计中我们尽量选用无源滤波器。其中三阶无源滤波器是最常用的一种结构。PLL 频率合成器的电荷泵电压Vp 一般取5V 或者稍高，电荷泵电流通过环路滤波器积分后的最大控制电压低于Vp 或者接近Vp。

如果VCO/VCXO 的控制电压在此范围之内，无源滤波器完全能够胜任；如果VCO/VCXO 的控制电压超出了Vp，或者非常接近Vp 的时候，就需要用有源滤波器。在对环路误差信号进行滤波的同时，也提供一定的增益，从而调整VCO/VCXO控制电压到合适的范围。

那么如何选择有源滤波器的放大器呢？这类应用主要关心一下的技术指标：

· 低失调电压（Low Offset Voltage）[通常小于500uV]
· 低偏流（Low Bias Current）[通常小于50pA]

如果是单电源供电，需要考虑使用轨到轨（Rail-to-Rail）输出型放大器。

6、PLL 对于VCO 有什么要求？ 如何设计VCO 输出功率分配器？

选择VCO 时，尽量选择VCO 的输出频率对应的控制电压在可用调谐电压范围的中点。选用低控制电压的VCO 可以简化PLL 设计。

VCO 的输出通过一个简单的电阻分配网络来完成功率分配。从VCO 的输出看到电阻网络的阻抗为18+(18+50)//(18+50)=52ohm。形成与VCO 的输出阻抗匹配。下图中ABC 三点功率关系。B，C 点的功率比A 点小6dB。

如下图是ADF4360-7 输出频率在850MHz~950MHz 时的输出匹配电路，注意该例是匹配到50 欧的负载。如果负载是75 欧，那么匹配电路无需改动，ADF4360-7 的输出级为电流源，负载值的小变动不会造成很大的影响，但要注意差分输出端的负载需相等。

7、如何设置电荷泵的极性？

在下列情况下，电荷泵的极性为正。

· 环路滤波器为无源滤波器，VCO 的控制灵敏度为正（即，随着控制电压的升高，输出频率增大）。

在下列情况下，电荷泵的极性为负。

· 环路滤波器为有源滤波器，并且放大环节为反相放大；VCO 的控制灵敏度为正。
· 环路滤波器为无源滤波器，VCO 的控制灵敏度为负。
· PLL分频应用，滤波器为无源型。即参考信号直接RF 反馈分频输入端，VCO 反馈到参考输入的情况。

8、锁定指示电路如何设计？

PLL 锁定指示分为模拟锁定指示和数字锁定指示两种。

鉴相器和电荷泵原理图

数字锁定指示：

当PFD 的输入端连续检测到相位误差小于15ns 的次数为3(5)次，那么PLL 就会给出数字锁定指示。

数字锁定指示的工作频率范围：通常为5kHz~50MHz。在更低的PFD 频率上，漏电流会触发锁定指示电路；在更高的频率上，15ns 的时间裕度不再适合。在数字锁定指示的工作频段范围之外，推荐使用模拟锁定指示。

模拟锁定指示：

对电荷泵输入端的Up 脉冲和Down 脉冲进行异或处理后得出的脉冲串。所以当锁定时，锁定指示电路的输出为带窄负脉冲串的高电平信号。图为一个典型的模拟锁定指示输出（MUXOUT 输出端单独加上拉电阻的情况）。

模拟锁定指示的输出级为N 沟道开漏结构，需要外接上拉电阻，通常为10KOhm~160kohm。我们可以通过一个积分电路（低通滤波器）得到一个平坦的高电平输出，如图所是的蓝色框电路。

误锁定的一个条件：

参考信号REFIN信号丢失。当REFIN信号与PLL频合器断开连接时，PLL显然会失锁；然而，ADF41xx 系列的PLL，其数字锁定指示用REFIN 时钟来检查是否锁定，如果PLL 先前已经锁定，REFIN 时钟突然丢失，PLL 会继续显示锁定状态。解决方法是使用模拟锁定指示。

当VCXO 代替VCO 时，PLL 常常失锁的原因。以ADF4001 为例说明。VCXO 的输入阻抗通常较小（相对于VCO 而言），大约为100kohm。这样VCXO 需要的电流必须由PLL 来提供。PFD=2MHz，Icp=1.25mA，Vtune=4V，VCXO 输入阻抗=100kohm，VCXO 控制口电流=4/100k=40uA。在PFD 输入端，用于抵消VCXO 的输入电流而需要的静态相位误差

16ns>15ns，所以，数字锁定指示为低电平。

解决方法1，使用模拟锁定指示。

解决方法2，使用更高的电荷泵电流来减小静态相位误差。增大环路滤波器电容，使放电变缓。

9、PLL 对射频输入信号有什么要求？

频率指标：可以工作在低于最小的射频输入信号频率上，条件是RF 信号的Slew Rate 满足要求。

例如，ADF4106 数据手册规定最小射频输入信号500MHz，功率为-10dBm，这相应于峰峰值为200mV，slew rate=314V/us。如果您的输入信号频率低于500MHz，但功率满足要求，并且slew rate 大于314V/us，那么ADF4106 同样能够正常工作。通常LVDS 驱动器的转换速率可以很容易达到1000V/us。

10、PLL 芯片对电源的要求有哪些？

要求PLL 电源和电荷泵电源具有良好的退耦，相比之下，电荷泵的电源具有更加严格的要求。具体实现如下：

在电源引脚出依次放置0.1uF，0.01uF，100pF 的电容。最大限度滤除电源线上的干扰。大电容的等效串联电阻往往较大，而且对高频噪声的滤波效果较差，高频噪声的抑制需要用小容值的电容。下图可以看到，随着频率的升高，经过一定的转折频率后，电容开始呈现电感的特性。不同的电容值，其转折频率往往不同，电容越大，转折频率越低，其滤除高频信号的能力越差。